华为海思2022数字芯片（节选）
时间2021.8.25
公众号：数字IC打工人
海思完整的题目见之前的文章，由于重复比较高，很多题比较简单，就节选了一部分
单选2分
1.foo-(1<a)foo-1<a的结果一致
A.正确
B.错误
2.在verilog HDL描述语言中，模块内使用parameter和define定义的参数，其作用范围均局限于模块内部。
A.正确
B.错误
3.在Verilog代码中，对有符号数进行比特选择或拼接，其结果是无符号数
A.正确
B.错误
4. input clk;
input rst_n;
wire [1:0] cnt_out;
always@(posedge clk or negedge rst_n)begin
If(rst_n==1&#39;b0)begin
cnt<=3&#39;d0;
end
else begin
cnt <=cnt+3&#39;d1;
end
end
assign cnt_out={2{cnt[2]}}^cnt[1:0];
cnt_out这个计数器按照什么规律变化?
A.按照0、0、0、0、0、1、2、3、0、0、0、0、……这样的规律计数
B.始终按照0、1、2、3、0、1、2、3、……这样的规律技术
C.按照0、0、0、0、3、3、3、3、0、0、0、0、……这样的规律计数
D.按照0、1、2、3、3、2、1、0、0、1、2、3、……这样的规律计数
[不定项选择4分]
5.下列行为描述语句可综合的是：（）
A. assign赋值语句
B. if else条件语句
C. always过程语句
D. for循环语句
6. Formality是由Synopsys公司开发的一种形式验证（Formal Verification）工具，用于两个Design之间的等价性验证。它可以支持如下哪些等价性验证?
A. RTL级对RTL级
B. RTL级对门级网表
C.门级网表对门级网表
7.①: always @(posedge clk or negedge rst_n)begin
if (!rst_n)din_dly<=&#39;h0;
eise din_dly<=din;
end
②: always @(posedge clk) begin
din_dly<=din;
end
③: always @(posedge clk) begin
If (!rst_n)din_dly<=&#39;h0;
else din_dly<=din;
end
上面三段代码，说法正确的是：
A.②属于无复位寄存器，其PPA更优
B.③属于同步复位逻辑，rst_n可能通过组合逻辑链接到寄存器D端。
C.①属于异步复位逻辑
D.同步复位和异步复位都是在复位时将寄存器状态初始化，所以没有区别
8.下面哪些会导致代码不可综合?
A.在给寄存器赋值时，加了#delay
B.使用了initial语句
C.代码中包括了运算符= = =
D.使用了generate语句
9.在逻辑设计和STA分析中，主要包含哪些时序路径
A.寄存器—>组合逻辑—>寄存器
B.输入管脚—>寄存器—>输出管脚
C.输入管脚—>组合逻辑—>寄存器
D.寄存器—>组合逻辑—>输出管脚
E.输入管脚—>寄存器—>组合逻辑
单选2分
10.下面哪项不属于功能类测试点分解的思路是?
A.芯片接口时序的组合
B.功能对应输入的范围，考虑边界值，等价类等
C.功能对应的行为特性
D.考虑时间上序列关系的影响
不定项选择4分
11.对于设计中所使用的Pipeline，说法中正确的有
A.使用pipeline会对时序有好处，STA更容易通过。
B.使用pipeline一定可以减少面积。
C.使用Pipeline会导致数据延时增加，但如果工作频率不变，系统的吞吐量不会改变。
D.使用Pipeline可能会导致面积增大。 |
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