FPGA高速设计（二）_ZNDS问答

请问一下，类似上面综合的结果用到LUT2, 但是CLB里面只有LUT6(相当于两个LUT5), 那是不是实际LUT2占用了一整个LUT6或者LUT5的资源？

好的，谢谢老师了

建议老师可以出一期讲解基本电路的专题，比如SRL，MUX，FF，SLR的，网上找了一圈比较少，看UG494又比较不好理解

好，需要分享的确实比较多，对我也是提高的过程。最近稍微有点忙连很多留言都没时间回，下周我会抽时间进行一些总结的

谢谢老师了[赞同]

博主好，你举的4bit累加器的例子，全部用LUT综合的方式，没太理解为啥逻辑层级是1。那不是要用4个LUT吗，而且LUT之间有寄存器，不应该是4级吗？

是这样的，我们说的逻辑层级都是指两个寄存器之间的逻辑，不管一共用多少资源，只关注寄存器之间层级，这个才是影响电路速率的重点

您好，请问s=s+1这种计算，如果位宽较大使用carry4的话,为什么最低位s[0]不能像s=a+1那种情况那样直接接在CYINT那里呢，这样可以节省一位，然后s[1]-s[4]接到carry的s位置上，请问这样可以吗

占用了一个LUT5，但一个LUT6由两个LUT5组成，所以另一个还可以用，但貌似一般资源够会使用别的而不会这样紧巴巴的盯着一块lut6

你可以把1赋值给CYINT或者CIN然后把4bit位宽的S【0】-S【3】接到S，这个效果和把CYINT=0，CIN=0，DI=4‘b0001是一样的；
但如果把S【0】接到CYINT那S【0】=0的时候CIN=0，CYINT=0，DI=0，输出就不变了

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