FPGA高速设计（四）_ZNDS问答

关于用LUT4，应该是每个比较需要两个输出，A>B,A=B，所以LUT只能做2输出的LUT5

LUT都只是1输出，并没有2输出说法

请教一下，为什么并联的lut不能做大于比较器？如果高三比特相等，那它的lut输出等于0，那只看低三比特的lut，如果它输出为1，就代表A[2:0] > B[3:0],那就意味着A[5:0] > B[5:0]

我这样解释一下把。首先lut只有一个输出，你认为高3位可以用一个lut表示是否大于，如果大于则输出1，否则输出0。但是如果输出0，你并不知道是等于还是小于，所以这种并联的方式不可以的，必须要知道高位到底是大于还是小于还是等于

多谢解答哈！

请问一下7系列1-4输入的lut最少也要综合成一个5输入的lut吧。那一个2输入，一个3输入的lut可以合并成一个5输入的吗

我理解你的意思是lut2和另一个lut3合并为一个lut5吗？lut是只有一个输出，你的lut2有一个输出，lut3有一个输出，所以不能合并

懂了，因为fpga是并行计算的所以每个lut每个时刻都有输出，所以lut2有一个输出lut3有一个输出但lut5只有一个输出会冲突

还有就是lut1-4综合完了都会占用一个lut5吧？lut的最小结构就是lut5，两个lut5拼一个lut6

非常感谢作者对于FPGA底层结构的分享，对于VIVADO使用LUT4来综合大于比较器而不是使用LUT6来综合,我觉得这很有可能是xilinx官方刻意为之。按照您在此章节的说明，理论上大于比较器与等于比较器相比，大于比较器使用的LUT（若为LUT6）是等于比较器的2倍，就是说所使用的LUT面积也是2倍，布局布线的难度就更大，若使用LUT6，6根线要连接到2个LUT6上（1个LUT用于相等比较与1个LUT用于大于比较），若其中有1根或2根线布局布线不满足时序，那么编译器就会重新计算LUT的位置，再进行布局布线，可能这1/2根线满足了，但其他的线可能又不满足了。所以我认为这可能是官方为了更方便综合/布局/布线所刻意增加每个LUT输入信号的独立性（由6输入LUT变为4输入LUT,每个LUT的独立性增加，这样让编译器更灵活的调整LUT的位置）。

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